Hay varias razones para esto. Un bucle de bloqueo de fase, o PLL, es un circuito que se utiliza para generar una frecuencia estable que tiene una relación matemática específica con alguna frecuencia de referencia. Específicamente, es un circuito que se usa para controlar algún tipo de oscilador eléctricamente sintonizable (generalmente un oscilador controlado por voltaje, o VCO) de modo que su salida se bloquee en una relación específica con una frecuencia de referencia que es suministrada por algún tipo de referencia estable. (normalmente un cristal, un oscilador de cristal o un oscilador MEMS de silicio).

Un PLL funciona dividiendo la salida del VCO y la entrada de referencia con divisores de frecuencia, luego comparando la frecuencia y fase de estas salidas divididas y ajustando el voltaje de control del VCO hasta que la frecuencia y la fase se alineen.

Es posible que un PLL genere una frecuencia mucho más alta que la frecuencia de referencia; por ejemplo, una referencia de 100 MHz se puede multiplicar hasta varios GHz. Si el PLL está integrado en el mismo chip donde se usa la salida de alta frecuencia, esto puede ahorrar energía y reducir la EMI al disminuir la frecuencia que se envía a través de las trazas de la placa de circuito. También simplifica el diseño de la placa.

Dado que la relación se determina con divisores de frecuencia simples y es bastante simple construir divisores programables, es muy fácil cambiar la frecuencia de salida de un PLL simplemente cambiando la configuración del divisor. Esto puede permitir ahorros de energía utilizando una técnica llamada escalamiento de frecuencia dinámica, donde la frecuencia se ajusta en función del rendimiento requerido del procesador para reducir el consumo de energía. También permite la configuración de la frecuencia basada en software, lo que hace que el diseño del sistema sea mucho más flexible, ya que el software puede decidir qué configuraciones usar en el momento del arranque en función del hardware detectado (por ejemplo, mirando la asignación de pines del zócalo de la CPU o leyendo SPD Contenido de EEPROM en módulos RAM durante el arranque).

En una CPU moderna, habrá varios PLL presentes para proporcionar los relojes de varios componentes. Las CPU modernas tienen un alto nivel de integración, por lo que los componentes que solían estar ubicados en chips separados se integran cada vez más en un dado; hay mucho más que un solo núcleo de procesamiento y un bus frontal en una CPU moderna. Los propios núcleos de procesamiento se ejecutarán en uno o más relojes que son suministrados por uno o más PLL para que los relojes del núcleo se puedan ajustar fácilmente y posiblemente se puedan ajustar de forma independiente. La interfaz PCI Express también requerirá PLL, probablemente múltiples PLL para soportar el funcionamiento a diferentes velocidades de enlace. Las conexiones Serial ATA también operan a una velocidad diferente y, por lo tanto, tendrán sus propios PLL. Lo mismo ocurre con QPI, hiper transporte, USB 3, HDMI, puerto de pantalla, etc. Es probable que la interfaz de memoria requiera un PLL diferente para generar la frecuencia de reloj específica que requiere la memoria instalada. Todos estos PLL usarían el mismo oscilador de referencia de frecuencia (relativamente) baja en la placa base.

Estuve allí, hice eso.

Aparte de otras razones mencionadas aquí, hay una diferente:
Los especialistas en marketing quieren que el diseño del chip sea lo más barato posible.Por eso prefieren utilizar cristales baratos.Los que se utilizan para Ethernet entran en esa categoría.Por lo tanto, a menudo termina teniendo que usar un cristal de 25 MHz.

Al mismo tiempo, el marketing quiere procesadores potentes.Por lo tanto, el procesador (llamémoslo LEG ⁺⁺ ) debería poder funcionar a 1 o 2 GHz.
La única forma de hacerlo es utilizar un PLL.

O el procesador puede funcionar a un máximo de 64 MHz, pero quieren tener una interfaz USB que requiera un reloj de 48 MHz.Nuevamente PLL al rescate.

⁺⁺ _{LEG no es una marca registrada.(Al menos hasta donde yo sé)}

Los PLL se pueden utilizar para multiplicar y dividir frecuencias.Las CPU que tienen PLL para generar sus relojes son altamente reconfigurables.La velocidad del reloj se puede variar en relación con el reloj de referencia externo en un amplio rango, y es el PLL el que lo hace posible.

Los PLL se utilizan principalmente para generar uno o más relojes más rápidos o más lentos a partir de un reloj de referencia.

Es posible que haya dicho un cristal fijo de 100 MHz, pero luego desee ejecutar su CPU a 2 GHz, por lo que se requiere un PLL para aumentar la frecuencia (un cristal de reloj de 2 GHz no es factible).

Además, es posible que desee poder cambiar la frecuencia de su CPU sobre la marcha (por ejemplo, un reloj turbo).En cuyo caso, podría tener un PLL reconfigurable.

Además, es posible que necesite una memoria o reloj periférico diferente al reloj de su CPU.Nuevamente, se puede usar un PLL y un divisor para generar esto a partir de una única referencia.

3 razones principales;

1) ahorros de energía para móviles y prolonga la vida útil de la CPU manteniéndose fresco.
2) Integridad de la señal se mejora usando el multiplicador xx para el bus frontal debido a la longitud de onda corta, menor capacitancia
3) flexible CPU Velocidades son posibles con acelerador en el multiplicador de reloj y Vdd para permitir una ráfaga de potencia de CPU y enfriamiento.

El enrutamiento de la señal de FSB de 100MHz es fácil,> 1GHz es difícil y su CPU es mucho más alta, la corriente del controlador aumenta con f y los reflejos de onda estacionaria distorsionan las ondas cuadradas.Al reducir el reloj de la CPU, se ahorra energía y se reduce la temperatura.